高级ASIC设计工程师

工作职责:
根据特定算法或者架构需求定义模块的微架构;
运用Verilog完成模块的RTL实现;
对设计进行power/timing/area分析和优化;
FPGA/silicon debug;
完成相关设计文档的编写和整理;
任职资格:
电子及相关本科以上专业;
3年及以上相关经验;
有ASIC设计经验,有很强的Verilog 设计/实现技能,对数字设计的PPA有充分的理解;
具有独立解决问题的能力,良好的团队合作意识和沟通能力;
工作地点:成都/上海